IT之家 5 月 4 日消息，据 TrendForce 今天报道，铠侠、闪迪将在 6 月 14-18 日参加 VLSI Symposium 研讨会，届时将同步展出多层堆叠单元架构 QLC NAND 闪存，向突破 1000 层 3D NAND 迈进。 据报道，闪迪和铠侠已经提前展示了 MSA-CBA（IT之家注：多层堆叠单元阵列-CMOS 键合）器件架构图，还带有两块 218 字线阵列晶圆形成的堆叠单元阵列的 FIB-SEM 图像。 值得注意的是，铠侠早在 2024 年就提出了 1000 层 3D NAND 路线图。根据日媒 PC Watch 的说法，铠侠预计到 2027 年， NAND 闪存密度有望达到 100 Gbit / mm² ， 同时实现 1000 字线 3D NAND 。 而三星电子虽然也规划过 1000 层 NAND 路线，但最终选择更稳健的策略。该公司曾在旧金山国际固态电路大会（ISSCC）展示 multi-BV NAND 概念，通过将两块晶圆堆叠在两块外围晶圆上，实现 1000 层扩展，整体思路与铠侠的方案高度相似。
IT之家 4 月 30 日消息，在北美技术研讨会上，台积电更新公布 SoIC 3D 堆叠技术路线图，明确了未来几年的技术演进方向。 台积电计划缩小现有的 6μm 互连间距，目标到 2029 年缩小至 4.5μm。 IT之家注：SoIC 全称 System on Integrated Chips，是台积电开发的 3D IC 封装技术，通过垂直堆叠多个芯片实现高性能、高密度的集成。 相比传统封装，SoIC 利用混合键合技术实现芯片间的直接互连，大幅缩短信号路径，降低功耗与延迟，适用于高性能计算与 AI 芯片。 在技术路径上，SoIC 主要分为 Face-to-Back（F2B，背对背）和 Face-to-Face（F2F，面对面）两种堆叠方式。F2B 堆叠受限于物理结构，信号必须穿过底部的硅通孔（TSV）和多层金属，不仅增加延迟和功耗，还限制了互连密度。 数据显示，F2B 设计的信号密度仅为 1500 个 / mm²。相比之下，F2F 堆叠通过混合铜键合技术直接连接两块芯片的金属层，无需使用 TSV，信号密度大幅提升至 14000 个 / mm²，让芯片间的通信性能接近片内互连水平。 从纯粹的互连间距来看，台积电在 2023 年实现了相当精细的 9µm 间距，足以支持 AMD Instinct MI300 系列等产品，但第一代 SoIC 仅支持 F2B 设计。台积电在 2025 年把互连间距缩短到 6μm，并预估到 2029 年间距将缩小至 4.5µm。 以上图源：台积电 富士通的 Monaka 处理器是该技术的首个重量级应用。这款面向数据中心的 CPU 拥有 144 个 Armv9 核心，其计算模块采用台积电 N2 工艺制造，并通过 F2F 方式堆叠在 N5 工艺的 SRAM 芯片之上。
IT之家 4 月 24 日消息，3D 存储半导体 IP 企业 NEO Semiconductor 美国加州当地时间 23 日宣布其 X-DRAM 成功完成概念验证芯片制造，证明这一 3D 堆叠内存可利用现有 3D NAND 闪存生产线制造。 NEO Semiconductor 的 X-DRAM 验证芯片 实现了 10¹⁴ 循环耐久 ， 读写延迟＜10ns ， 85℃ 下数据保持时间＞1s （IT之家注：这一数据是 JEDEC 为标准 DRAM 给出的 64ms 的 15 倍）。 NEO Semiconductor 同时宣布得到了宏碁创始人施振荣领导的新一笔战略投资。 相关阅读： 《 类 3D NAND 设计，Neo 半导体推出 3D X-DRAM：8 倍密度、230 层 》